POWER4

Introducere

Power4 (de la IBM) este un microprocesor nou organizat ca o structură ce conține o nouă tehnologie pentru formarea sistemelor.

Numele (Power4) se referă nu numai la un chip, dar și la structura folosită pentru a interconecta chip-uri și pentru a forma sisteme.

Power4 a fost conceput pentru a aborda atât cerințe comerciale cât și cerințe tehnice. A fost utilizat inițial în sistemele pSeries după care a fost pregătit și introdus în iSeries.

Power4 nu poate fi considerat doar un chip, ci mai degrabă o arhitectură în care fiecare set de chip-uri sunt proiectate împreună pentru a realiza un sistem. Ca atare, POWER4 poate fi considerat o tehnologie în adevăratul sens al cuvântului.

Power4 chip

Designul înfățișează două procesoare pe un singur chip; în noțiunea de procesor sunt incluse diverse unități de execuție, instrucțiuni de divizare pe primul nivel și cache-ul de date.

Cele două procesoare împart un al doilea nivel de cache unificat, de asemenea pe același chip, prin intermediul unei interfețe.

Chip-ul procesor al POWER4 conține două nuclee de microprocesoare, funcțiile universale ale chip-ului și sistemului, interfața logică pentru nuclee, cache de nivel 2 (L2) de 1,41 MB și comenzi, directorul cache de nivel 3 (L3) și comenzile și un controler care este responsabil cu controlul fluxului de informație și a datelor de control între L2 și L3 dar și între chip-uri.

Fiecare microprocesor conține un cache de instruire de nivel 1 de 64 KB, un cache de date de nivel 1 de 32 KB, 2 unități de execuție fixe, 2 unități de execuție în virgulă mobilă, 2 unități de execuție de încărcare/stocare, o unitate de execuție pe ramură, și o unitate de execuție pentru a efectua operații logice.

Fiecare controler cache L2 poate opera și alimenta simultan 32 de biți (octeți) pe durata unui ciclu. L3 se afla pe un cip separat.

O unitate funcțională separată este responsabilă cu controlul fluxului de date între L2 și L3 ai chip-ului dar și pentru comunicarea în cadrul POWER4.

Fiecare chip Power4 poate avea (opțional) un controler de memorie atașat în spatele cache-ului L3.

Etape pipeline

• Branch Prediction
  • • Power4 folosește o schemă de branch-prediction pe mai multe niveluri pentru a prezice dacă o instrucțiune este luată sau nu.
• Instruction fetch
  • • Instrucțiunile sunt preluate din cache-ul de instrucțiuni pe baza conținutului registrului de instrucțiuni.
• Decode, crack, and group formation
  • • Este necesară menținerea ordinii instrucțiunilor în program;
    • O instrucțiune care efectuează operații logice apare la o frecvență mai mică decât alte instrucțiuni.
• Group dispatch and instruction issue
  • • Grupurile de instrucțiuni sunt expediate către coada grupului la un moment dat. În timp ce grupul este expediat, informația de control a grupului este păstrată într-un tabel.
• Load/store unit operation
  • • Unitatea de încărcare necesită atenție specială pentru a putea asigura coerența memoriei.
• Instruction execution pipeline

Referințe

• http://carbon.ucdenver.edu/~galaghba/csprojects/CSC5593/Organization/Papers/ibm-power4.pdf Arhivat în 18 august 2010, la Wayback Machine.

• http://www.cc.gatech.edu/~bader/COURSES/UNM/ece637-Fall2003/papers/TDF02.pdf Arhivat în 7 noiembrie 2013, la Wayback Machine.

• http://www.redbooks.ibm.com/redbooks/pdfs/sg247041.pdf

Legături externe

• http://ixbtlabs.com/articles/ibmpower4/index.html
• http://www-03.ibm.com/systems/power/
• http://en.wikipedia.org/wiki/IBM_POWER