In elettronica e informaticaSPARC (Scalable Processor ARChitecture) è un'architettura per microprocessorebig-endianRISC. L'architettura, originariamente progettata nel 1985 da Sun Microsystems, è anche diventata un trademark registrato da SPARC International, Inc., un'organizzazione nata nel 1989 per promuovere SPARC e per provvedere a rilasciare attestati e test di conformità per processori che si vogliono fregiare di tale titolo.
Descrizione
SPARC International ha voluto che SPARC fosse un'architettura "aperta" per creare un grande ecosistema per la progettazione, è stato licenziato a vari produttori tra cui Texas Instruments, Cypress Semiconductor e Fujitsu. È risultato che attualmente SPARC è un'architettura aperta e non proprietaria: esiste anche un'implementazione open source completa di nome LEON, scritta in VHDL e il suo codice sorgente è disponibile sotto LGPL. L'ASIC di LEON, sviluppato da Gaisler Research, è a 32-bit e supporta il set di istruzioni presente nell'architettura SparcV8.
Le CPU con implementazioni dell'architettura SPARC inizialmente furono progettate e usate per ambiti come le workstation e più tardi anche in server SMP prodotti dalla Sun Microsystems e dalla Fujitsu. Le macchine SPARC sono sinonimo di Solaris, il sistema operativo della Sun progettato per SPARC, anche se per questa architettura sono disponibili i port di vari sistemi operativi tra cui OPENSTEP, Linux, FreeBSD, OpenBSD e NetBSD. Negli anni si sono sviluppate varie versioni dell'architettura SPARC in modo da garantire la massima compatibilità possibile fra processori datati e nuovi per agevolare eventuali upgrade (un esempio sono i processori UltraSPARC III e UltraSPARC VI/VI+ che possono essere montati nello stesso sistema senza problemi); l'architettura più recente e tuttora in uso è la nona (V9).
Caratteristiche
Processore SuperSPARC 50 MHz montato sul caratteristico modulo SM51Processore SuperSPARC II 75 MHz montato sul caratteristico modulo SM71
L'architettura SPARC è stata pesantemente influenzata dal precedente disegno RISC I e II sviluppati all'interno dell'università californianaBerkeley. Questa architettura RISC era molto minimalista: il processore includeva poche operazioni nel codice interno, in modo da garantire che ogni operazione fosse eseguita in un solo ciclo di clock, ed era inoltre molto simile all'architettura MIPS, non prevedendo operazioni di divisione o moltiplicazione che venivano piuttosto emulati tramite serie di somme. Una caratteristica interessante degli SPARC influenzata dai RISC era l'unità di predizione delle diramazioni molto avanzata: grazie a queste caratteristiche quest'architettura possedeva un ottimo IPC (Instructions Per Cycle - istruzioni per ciclo di clock) che garantiva ottime prestazioni anche a basse frequenze. Una caratteristica indesiderata derivata dal progetto dei primi RISC è il branch delay slot.
Un processore SPARC normalmente contiene almeno 128 registri di uso generico; di questi solo 32 registri sono disponibili direttamente al software, 8 sono globali (il g0 è riservato e quindi non utilizzabile quindi solo 7 sono utilizzabili) e gli altri 24 vengono utilizzati come stack. I 24 registri fungono da register window e quando le funzioni chiamano o ritornano variabili questi registri provvedono a memorizzare i dati, muovendosi in alto o in basso lungo lo stack. Ogni finestra ha 8 registri locali e 8 registri condivisi con le altre finestre. I registri condivisi sono utilizzati per passare i parametri e ritornare le variabili di una funzione.
Lo SPARC è un processore molto scalabile, cioè in grado di essere utilizzato sia come processore per applicazioni embedded che per fornire potenza di calcolo in server aziendali utilizzando sempre lo stesso set di istruzioni. Una delle caratteristiche architetturali che permettono questa scalabilità del processore è il numero di finestre basate su registri che possono essere implementate; le specifiche permettono a queste di variare da un minimo di 3 a un massimo di 32. Un ampio numero aumenta la velocità del codice con molte unità di calcolo, mentre un numero ridotto aumenta la velocità di context switching. Altre architetture includono finestre con registri come per esempio l'Intel i960, l'IA-64 dei processori Itanium o l'AMD 29000.
Nello SPARC versione 8 (1987) l'unità in virgola mobile è dotata di 16 registri in virgola mobile. Ognuno di questi registri può essere utilizzato come 2 registri a singola precisione fornendo in totale 32 registri a singola precisione. I registri possono essere accoppiati per ottenere 8 registri a quadrupla precisione. La versione 9 dello SPARC aggiunse altri 16 registri a doppia precisione (che possono diventare 8 registri a quadrupla precisione) ma che non sono utilizzabili come registri a singola precisione.
Storia
Nel corso degli anni l'architettura ha subito diverse revisioni, per esempio la versione 8 ha introdotto le moltiplicazioni e le divisioni via hardware anche se la modifica maggiore si è avuta con la versione 9 che ha introdotto la gestione dei dati a 64 bit nel processore.
Le specifiche Sun UltraSPARC Architecture 2005 (UA 2005) hanno aggiunto delle istruzioni addizionali, registri aggiuntivi e una funzione chiamata hyperprivileged mode. Queste nuove aggiunte diventeranno uno standard a partire dal nuovo processore a 8 core UltraSPARC T1. UltraSPARC architecture 2005 include comunque le estensioni standard Sun e rimane compatibile con le specifiche SPARC V9 Level 1; oltre a questo la nuova architettura fornisce piena compatibilità con le applicazioni scritte per le specifiche SPARC V7 implemantate per la prima volta nel 1987.
Nella storia di questa architettura vari processori SPARC della Sun fra cui il SuperSPARC e l'UltraSPARC-I divennero talmente comuni che vennero utilizzati come metro di riferimento da SPEC per i benchmark CPU95 e CPU2000.
^Diverse implementazioni SPARC V7 sono state prodotte da Fujitsu, LSI Logic, Weitek, Texas Instruments e Cypress. Un processore SPARC V7 normalmente consiste in diversi chip che creano l'unità interi (IU), la floating-point unit (FPU), la memory management unit (MMU) e la memoria cache.
^ Sylvie Barak, Fujitsu unveils world’s fastest CPU, su theinquirer.net. URL consultato il 6 dicembre 2010 (archiviato dall'url originale il 17 maggio 2009).
