|
Verilator   Cet article est une ébauche concernant l’informatique, l’électronique et un logiciel libre. Vous pouvez partager vos connaissances en l’améliorant (comment ?) selon les recommandations des projets correspondants. Verilator
Verilator est un logiciel libre de vérification et simulation de programme développé ou transcompilé dans le langage de description de matériel (HDL) Verilog, en le compilant en langage machine du système utilisé pour le développement afin d'avoir de bonnes performances. Il supporte SystemVerilog pour la vérification et SystemC pour une simulation complète du système. DescriptionLe support de SystemC, permet de lier la simulation à des bibliothèques en langage C et C++, pour simuler différents éléments pouvant être connectés au FPGA cible[2]. Dans le manpage du logiciel, il est décrit comme « convertissant du code Verilog en C++ / System C » (« Convert Verilog code to C++/System C »). Il permet d'utiliser GNU Debugger (GDB) pour le déboggage de l'application[3]. Le format de sortie du log, peut être interprété par GTKWave pour la visualisation du signal temporel sur les différents composants du circuit. Il supporte également le langage de vérification de matériel SystemVerilog[4].
Il tend à remplacer Icarus Verilog, un simulateur de référence plus ancien dont le code n'était pas compilé pour la simulation. AnnexesNotes et références
Voir aussiLien externe
|
